No circuito abaixo, os flip-flop utilizados têm as seguintes características: hold time = 5 ns; set-up time = 4 ns e delay gate = 10 ns. Analisando o circuito e tendo em consideraç

Gabarito

A

Comentário do professor

Para operar corretamente, o período de clock mínimo vem da soma do tempo de saída do flip-flop até mudança válida, do atraso da lógica combinacional e do setup do flip-flop. Assim: \(T_{min}=t_{CQ}+t_{gate}+t_{setup}\).

Substituindo os valores do circuito: \(t_{CQ}=15\ \text{ns}\) (conforme o circuito), \(t_{gate}=10\ \text{ns}\) e \(t_{setup}=4\ \text{ns}\), obtemos \(T_{min}=15+10+4=29\ \text{ns}\).

Portanto a frequência máxima é \(f_{max}=1/T_{min}=1/29\text{ ns}\approx 34{,}5\ \text{MHz}\).

Verificação de hold: \(t_{CQ}+t_{gate}=25\ \text{ns}\) que é maior que \(t_{hold}=5\ \text{ns}\), então a condição de hold é satisfeita.